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吴中区做网站的公司,做任务领佣金的网站源码,idc机房租赁价格,企业形象设计vi手册12bit 100MHz pipelined SAR ADC模数转换器 设计 65nm工艺#xff0c;电源电压1.2V,ENOB11.6 有详细教程原理文档 有工艺库#xff0c;直接导入自己的cadence [绿圆]结构: 栅压自举开关 CDAC 两级动态比较器 第一级6位SAR ADC 余量放大器 第二级8位SAR ADC 同步和异步SAR l…12bit 100MHz pipelined SAR ADC模数转换器 设计 65nm工艺电源电压1.2V,ENOB11.6 有详细教程原理文档 有工艺库直接导入自己的cadence [绿圆]结构: 栅压自举开关 CDAC 两级动态比较器 第一级6位SAR ADC 余量放大器 第二级8位SAR ADC 同步和异步SAR logic都有 原理仿真讲解文档里都有 适合入门pipelined ADC的拿来练手在65nm工艺下折腾1.2V供电的ADC就像走钢丝——电源电压低到连阈值电压都要斤斤计较。咱们今天要聊的这个pipelined SAR结构有点意思第一级6bit SAR和第二级8bit SAR中间夹着个余量放大器刚好凑够14bit再砍到12bit实际测出来ENOB 11.6也算对得起观众。先看输入端的栅压自举开关这货的Verilog-A模型得这么写include constants.vamsmodule boot_switch (vin, vout, clk);electrical vin, vout, clk;parameter real vdd1.2;analog begin(cross(V(clk)-vdd/2, 1)) beginV(vout) V(vin); //采样瞬间的电荷注入end(cross(V(clk)-vdd/2, -1)) beginV(vout) 0; //关断时自动复位endendendmodule这代码看着简单实际操作时栅氧可靠性要老命。特别是当输入信号摆幅接近1.2V时得盯着工艺库里的tox参数算栅压别让场效应管长期工作在3MV/cm以上的电场强度。CDAC阵列的匹配才是重头戏。拿65nm工艺的MIM电容来说单位电容得选0.5fF以上才靠谱。在layout里玩马赛克式交叉耦合代码里得这么设置匹配参数createfloorplan -sidelength 12u -unit_cap 0.5fFsetcapmatching( methodchess, dummy_ratio0.2 )两级动态比较器设计最骚的操作是在预放大级加了个正反馈锁存。仿真时得盯着延迟曲线看当输入差小于200uV时比较时间直接飙到500ps以上——这时候得手动调管子尺寸simWave comparator.tr0plot tran voutp voutnmeas tran tdelay when voutp-voutn0.6*vdd riselast说到SAR逻辑的状态机同步模式下用verilog写个状态转移倒是不难但真跑起来还是异步模式更带劲。注意在异步逻辑里插几个延时单元平衡时序always (posedge comp_out) beginstate next_state;#10ps dacctrl newcode; //等电荷稳定再切电容end余量放大器这个磨人的小妖精得在20MHz带宽和80dB增益之间走平衡木。套用工艺库里的折叠共源共栅结构偏置电流设到200uA刚刚好。实测闭环稳定性时突然发现相位裕度只有45度——赶紧在补偿电容上并联个10kΩ电阻把零点往前拽。最后跑个整体仿真眼瞅着FFT结果里的三次谐波冒头了。翻出工艺文档查了查原来是MOM电容的电压系数在作妖。改用地阱隔离的MIM电容后SFDR立马飙到78dBc。所以说啊ADC设计就是和工艺偏差斗智斗勇的过程有时候改个版图比调电路更管用。这项目最爽的是自带全套工艺库直接把PDK往Cadence里一扔吃个午饭的功夫就能开搞。仿真文档里连蒙特卡洛分析脚本都准备好了跑个五百次迭代看看良率比相亲还刺激——总有那么几个corner case的DNL会突破±1LSB。不过对于练手来说能把主通路调通已经算入门了剩下的玄学问题留给流片后的啤酒解决吧。