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学手机网站建设,贵南县公司网站建设,如何在网上打广告,校园网站建设的目的目录1、前言Aurora 64B66B是啥#xff1f;官方有Example#xff0c;为何要用你这个#xff1f;工程概述免责声明2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目我这里已有的 GT 高速接口解决方案本方案在Xilinx其他系列FPGA上的应用3、工程详细…目录1、前言Aurora 64B66B是啥官方有Example为何要用你这个工程概述免责声明2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目我这里已有的 GT 高速接口解决方案本方案在Xilinx其他系列FPGA上的应用3、工程详细设计方案工程设计原理框图用户数据发送模块Aurora 64B66B数据回环传输架构Aurora 64B66B IP核简介Aurora 64B66B 基本结构Aurora 64B66B 发送流程Aurora 64B66B 接收流程Aurora 64B66B 时钟架构Aurora 64B66B IP核调用和使用用户数据接收模块Versal CIPS配置工程源码架构4、vivado工程源码1详解--XCVP1802SFP光口版本5、vivado工程源码2详解--XCVP1802SFP-DD光口版本6、vivado工程源码3详解--XCVP1802QSFP-DD光口版本7、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项8、上板调试验证准备工作Aurora 64B66B光口数据回环效果演示9、工程代码的获取Versal系列FPGA实现Aurora 64B66B数据回环传输基于GTM高速收发器提供3套工程源码和技术支持1、前言Aurora 64B66B是啥Aurora 64B/66B 是Xilinx现AMD开发的高性能链路层协议专为超高带宽串行通信设计。它采用64B/66B编码方案提供比传统8B/10B更高的有效带宽利用率97% vs 80%主要应用于数据中心、5G基础设施等需要100Gbps传输的场景Aurora 64B66B核心作用如下1、超高带宽传输支持25Gbps至112Gbps线速率2、低协议开销仅3.125%的编码开销对比8B/10B的25%3、多通道聚合支持多达32通道绑定4、前向纠错集成Reed-Solomon FEC增强可靠性5、灵活拓扑支持点对点、环网和星型结构Aurora 64B66B主要工程应用如下博主之前实现过Aurora 8B10B编解码本博客用的则是Aurora 64B66B IP核这两种方法编解码器区别如下Aurora 64B/66B vs 8B/10B 全面对比官方有Example为何要用你这个Xilinx官方的确有Aurora 64B66B IP核的Example例程然后呢你看得懂吗你会照着模仿做自己的项目吗如果你会那么请划走如果你不会不妨看看下面的聊天记录这位朋友用了我的Aurora 64B66B数据回环传输工程感觉少走了一年的弯路。。。工程概述本设计使用Xilinx Versal高端系列FPGA为平台基于GTM高速收发器实现Aurora 64B66B数据回环传输旨在为读者提供一套精简版的、基于Aurora 64B66B编解码的数据收发架构FPGA内部设计了一个纯verilog代码实现的用户数据发送模块该模块生成发送AXI4-Stream流接口的数据帧数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置数据帧以累加数形式出现方便用户仿真和ILA观测数据帧虽简单但完美适配了Aurora 64B66B IP核的用户发送接口是基于Aurora 64B66B传输其他数据的基础范本可加速用户产品开发周期用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换并以高速差分低压信号输出经板载的SFP/SFPDD/QSFPDD光口进行回环传输经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码然后输出AXI4-Stream数据流接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块实现接收数据与发送数据的逐个比较最后将比较结果输出功设计者分析判断整个工程实用性拉满对于有Aurora 64B66B开发需求的用户可谓精准适配针对市场主流需求本博客设计并提供3套工程源码具体如下现对上述3套工程源码做如下解释方便读者理解工程源码1开发板FPGA型号为Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-SFPGA内部设计了一个纯verilog代码实现的用户数据发送模块该模块生成发送AXI4-Stream流接口的数据帧数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置数据帧以累加数形式出现方便用户仿真和ILA观测数据帧虽简单但完美适配了Aurora 64B66B IP核的用户发送接口是基于Aurora 64B66B传输其他数据的基础范本可加速用户产品开发周期用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换并以高速差分低压信号输出经板载的SFP光口进行回环传输经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码然后输出AXI4-Stream数据流接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块实现接收数据与发送数据的逐个比较最后将比较结果输出功设计者分析判断整个工程实用性拉满对于有Aurora 64B66B开发需求的用户可谓精准适配本设计只使用到1路SFP光口使用GTYP可换为GTM高速收发器资源Aurora 64B66B总线速率为10Gbps,用户总数据位宽为64 bit对应的只使用板载 的1路SFP光口做回环。工程源码2开发板FPGA型号为Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-SFPGA内部设计了一个纯verilog代码实现的用户数据发送模块该模块生成发送AXI4-Stream流接口的数据帧数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置数据帧以累加数形式出现方便用户仿真和ILA观测数据帧虽简单但完美适配了Aurora 64B66B IP核的用户发送接口是基于Aurora 64B66B传输其他数据的基础范本可加速用户产品开发周期用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换并以高速差分低压信号输出经板载的SFPDD光口进行回环传输经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码然后输出AXI4-Stream数据流接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块实现接收数据与发送数据的逐个比较最后将比较结果输出功设计者分析判断整个工程实用性拉满对于有Aurora 64B66B开发需求的用户可谓精准适配本设计只使用到1路SFPDD光口使用GTM高速收发器资源Aurora 64B66B总线速率为20Gbps,用户总数据位宽为128 bit对应的只使用板载 的1路SFPDD光口做回环。工程源码3开发板FPGA型号为Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-SFPGA内部设计了一个纯verilog代码实现的用户数据发送模块该模块生成发送AXI4-Stream流接口的数据帧数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置数据帧以累加数形式出现方便用户仿真和ILA观测数据帧虽简单但完美适配了Aurora 64B66B IP核的用户发送接口是基于Aurora 64B66B传输其他数据的基础范本可加速用户产品开发周期用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换并以高速差分低压信号输出经板载的QSFPDD光口进行回环传输经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码然后输出AXI4-Stream数据流接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块实现接收数据与发送数据的逐个比较最后将比较结果输出功设计者分析判断整个工程实用性拉满对于有Aurora 64B66B开发需求的用户可谓精准适配本设计只使用到1路QSFPDD光口使用GTM高速收发器资源Aurora 64B66B总线速率为80Gbps,用户总数据位宽为512 bit对应的只使用板载 的1路SFPDD光口做回环。本博客详细描述了Versal系列FPGA实现Aurora 64B66B数据回环传输的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域提供完整的、跑通的工程源码和技术支持工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后免责声明本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目其实一直有朋友反馈说我的博客文章太多了乱花渐欲迷人自己看得一头雾水不方便快速定位找到自己想要的项目所以本博文置顶列出我目前已有的所有项目并给出总目录每个项目的文章链接当然本博文实时更新。。。以下是博客地址点击直接前往我这里已有的 GT 高速接口解决方案我的主页有FPGA GT 高速接口专栏该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程其中 GTP基于A7系列FPGA开发板搭建GTX基于K7或者ZYNQ系列FPGA开发板搭建GTH基于KU或者V7系列FPGA开发板搭建GTY基于KU系列FPGA开发板搭建以下是专栏地址点击直接前往本方案在Xilinx其他系列FPGA上的应用本博客是Aurora 64B66B在Versal系列FPGA上的应用但Versal系列FPGA过于昂贵应用需求较为局限对Aurora 64B66B在Xilinx其他系列FPGA上有应用的朋友可以参考我之前的博客如下64B66B在Xilinx 7系列FPGA上有应用使用GTX高速收发器链接如下点击直接前往64B66B在Xilinx UltraScale系列FPGA上有应用包含V7系列使用GTH高速收发器链接如下点击直接前往64B66B在Xilinx UltraScale系列FPGA上有应用使用GTY高速收发器链接如下点击直接前往3、工程详细设计方案工程设计原理框图工程设计原理框图如下用户数据发送模块用户数据发送模块在工程中位置如下FPGA内部设计了一个纯verilog代码实现的用户数据发送模块该模块生成发送AXI4-Stream流接口的数据帧数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置数据帧以累加数形式出现方便用户仿真和ILA观测数据帧虽简单但完美适配了Aurora 64B66B IP核的用户发送接口是基于Aurora 64B66B传输其他数据的基础范本可加速用户产品开发周期用户数据发送模块顶层接口如下Aurora 64B66B数据回环传输架构本设计基于Versal系列FPGA的GTM高速收发器实现Aurora 64B66B数据回环传输总体代码架构如下Aurora 64B66B数据回环传输架构的核心是Aurora 64B66B IP核的例化和使用所以本章节我们重点讲解这个IPAurora 64B66B IP核简介关于Aurora 64B66B IP核介绍最详细的肯定是Xilinx官方的《pg074_Aurora 64B/66B LogiCORE IP Product Guide》我们以此来解读《pg074》PDF文档我已放在了资料包里我用到的开发板FPGA型号为Xilinx–Versal系列FPGA带有多路GTM资源每通道的收发速度为9.5 Gb/s到28.21 Gb/s之间GTM为例。本设计使用的Aurora 64B66B IP核基于GTM高速收发器实现物理层和数据链路层Aurora 64B66B 基本结构根据《pg074_Aurora 64B/66B LogiCORE IP Product Guide》Aurora 64B66B基本结构如下由上图可知Aurora 64B66B IP核由四个核心模块构成协同实现链路初始化、数据编解码及流控制通道逻辑Lane Logic功能驱动每个GT收发器GTX/GTH/GTY初始化收发器硬件处理64B66B编解码、错误检测如CRC校验关键操作检测控制字符如空闲符、时钟补偿符确保数据对齐全局逻辑Global Logic功能管理多通道绑定Lane Bonding验证通道同步状态生成随机空闲字符维持链路活性监控所有通道的错误如hard_err硬件错误、soft_err位错误错误处理检测到严重错误时自动复位并重新初始化通道发送用户接口TX User Interface接口类型支持AXI4-Stream帧接口带tlast/tkeep或流接口简化无帧控制功能将应用层数据封装为Aurora帧添加SCP/ECP控制符插入时钟补偿序列每10,000字节插入12字节开销接收用户接口RX User Interface功能解析输入数据流剥离SCP/ECP控制符恢复原始数据帧并通过AXI4-Stream输出支持流量控制如UFC/NFC特点无弹性缓冲依赖实时流控避免溢出用户数据接口对比Aurora 64B66B支持帧接口 (Framing) 流接口 (Streaming)对比如下Aurora 64B66B 发送流程Aurora 64B66B用户发送数据使用帧接口AXI4-Stream包括以下流程用户发起传输应用层置位s_axi_tx_tvalid并输出数据至s_axi_tx_tdata同时用s_axi_tx_tlast标识帧结束s_axi_tx_tkeep标记末尾有效字节IP核组帧当s_axi_tx_tready与s_axi_tx_tvalid同时有效时IP核采样数据组帧规则帧首添加2字节SCPStart Channel Protocol帧尾添加2字节ECPEnd Channel Protocol若数据字节数为奇数末尾补PAD字符插入控制序列在数据间隙插入空闲字符或时钟补偿序列CC优先级高于数据传输发送过程中可通过拉低s_axi_tx_tvalid暂停传输流控串行化输出数据经GT收发器进行64B66B编码转为串行信号通过物理链路发送使用总结以上流程为Aurora 64B66B IP核内部实现开发者只需了解即可无需关心起具体实现细节开发者只需把发送数据转换为AXI4-Stream数据流送入Aurora 64B66B用户发送接口即可Aurora 64B66B 接收流程数据解析GT收发器接收串行数据进行字对齐和64B66B解码通道逻辑检测并剥离SCP、ECP、PAD及空闲字符提取有效负载帧恢复与输出恢复的数据通过AXI4-Stream接口输出m_axi_rx_tvalid标识有效数据m_axi_rx_tlast标识帧结束m_axi_rx_tkeep标记帧末有效字节仅当tlast有效时无流控信号接收端无tready需应用层实时消费数据错误检测实时监测编解码错误置位soft_err或帧结构错误如连续SCP置位frame_err使用总结以上流程为Aurora 64B66B IP核内部实现开发者只需了解即可无需关心起具体实现细节开发者只需把Aurora 64B66B IP核输出的AXI4-Stream数据流送入自己的接收模块即可进行具体分析和处理Aurora 64B66B 时钟架构Aurora 64B66B IP核涉及多时钟域协同关键时钟信号如下时钟交互要点跨时钟域同步INIT_CLK用于复位逻辑gt_reset需同步至该时钟域避免亚稳态用户时钟生成USER_CLK由GT收发器的CDR时钟数据恢复电路产生确保与输入数据同步抖动要求参考时钟GT_REFCLK需满足严格抖动限制通常1 ps RMS否则高线速下链路失锁Aurora 64B66B IP核调用和使用Aurora 64B66B IP核配置调用需在vivado Block Design设计中完成在工程种位置如下Aurora 64B66B IP核调用和使用很简单通过vivado的UI界面即可完成如下然后配置如下具体配置要根据自己的项目需求而定上图只是博主的配置仅供参考用户数据接收模块用户数据接收模块在工程中位置如下接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块实现接收数据与发送数据的逐个比较最后将比较结果输出功设计者分析判断整个工程实用性拉满对于有Aurora 64B66B开发需求的用户可谓精准适配用户数据接收模块顶层接口如下Versal CIPS配置Versal系列FPGA必须配置CIPS才能启动本设计由于只使用PL测的逻辑资源顾配置如下工程源码架构提供3套工程源码以工程源码3为例工程Block Design设计如下提供3套工程源码以工程源码3为例综合后的工程源码架构如下4、vivado工程源码1详解–XCVP1802SFP光口版本开发板FPGA型号Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-SFPGA开发环境Vivado2023.2输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果光编码方案Xilinx Aurora 64B66B IP核回环光口类型1路SFP光口高速收发器类型GTYP可换为GTM线速率10GbpsAurora 64B66B用户数据位宽64 bit实现功能FPGA实现Aurora 64B66B数据回环传输工程作用让读者掌握FPGA实现Aurora 64B66B数据回环传输的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下5、vivado工程源码2详解–XCVP1802SFP-DD光口版本开发板FPGA型号Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-SFPGA开发环境Vivado2023.2输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果光编码方案Xilinx Aurora 64B66B IP核回环光口类型1路SFP-DD光口2 Lane高速收发器类型GTM线速率10GbpsAurora 64B66B用户数据位宽128 bit实现功能FPGA实现Aurora 64B66B数据回环传输工程作用让读者掌握FPGA实现Aurora 64B66B数据回环传输的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下6、vivado工程源码3详解–XCVP1802QSFP-DD光口版本开发板FPGA型号Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-SFPGA开发环境Vivado2023.2输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果光编码方案Xilinx Aurora 64B66B IP核回环光口类型1路QSFP-DD光口8 Lane高速收发器类型GTM线速率10GbpsAurora 64B66B用户数据位宽512 bit实现功能FPGA实现Aurora 64B66B数据回环传输工程作用让读者掌握FPGA实现Aurora 64B66B数据回环传输的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下7、工程移植说明vivado版本不一致处理1如果你的vivado版本与本工程vivado版本一致则直接打开工程2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件–另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本3如果你的vivado版本高于本工程vivado版本解决如下打开工程后会发现IP都被锁住了如下此时需要升级IP操作如下FPGA型号不一致处理如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了其他注意事项1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置2根据你自己的原理图修改引脚约束在xdc文件中修改即可3纯FPGA移植到Zynq需要在工程中添加zynq软核8、上板调试验证准备工作需要准备的器材如下FPGA开发板没有开发板可以找本博提供SFP光模块和光纤我的开发板了连接如下Aurora 64B66B光口数据回环效果演示Aurora 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